핫캐리어 열화는 낮은 칩 온도에서도 가능한 이유

칩 표면 온도가 높지 않은데 트랜지스터의 전류가 서서히 달라진다. 열이 적으니 열화도 적어야 한다는 직관으로는 핫캐리어 열화를 설명하기 어렵다. 여기서 ‘핫’은 칩 전체의 온도보다 전계에 가속된 캐리어의 에너지 분포를 가리킨다. 격자 온도와 일부 캐리어의 큰 에너지를 구분해야 한다.

NMOS의 드레인 쪽에 전압 강하가 좁은 영역으로 몰리면 국소 전계가 커질 수 있다. 캐리어는 그 전계에서 에너지를 얻고 산란하면서 에너지를 잃는다. 충분히 큰 에너지를 얻은 일부 캐리어는 충돌 이온화를 일으키거나 계면과 절연막에 영향을 줄 수 있다. 전하 포획과 결함 생성이 누적되면 문턱, 이동도와 구동 전류가 달라진다.

JPL의 신뢰성 보고서는 이런 비평형 캐리어 에너지와 드레인 부근의 전계, 절연막 주입과 계면 손상을 구분해 설명한다. 오래된 특정 실리콘 소자 모델의 요약이며 현대의 모든 구조에 같은 주입 조건을 적용하는 기준은 아니다. JPL 08-5, 본문 40–42쪽 2.2.2–2.2.3절

전계에서 얻는 에너지를 계산하면

산란 없이 전계 E를 따라 거리 ℓ을 이동하는 전자의 에너지 증가량은 qEℓ이다. 가상의 국소 구간에서 ℓ = 10nm로 정하자. E = 0.2MV/cm는 2×10⁷V/m이므로 구간 전압 강하는 0.2V다. 전자는 0.2eV를 얻는다. E = 1MV/cm이면 같은 거리의 전압 강하가 1V여서 얻는 에너지는 1eV다.

300K에서 열에너지의 척도 kBT는 약 0.0259eV다. 1eV는 이 척도의 약 38.7배다. 실내 온도의 격자에서도 전계가 캐리어 일부를 열평형의 에너지 척도보다 훨씬 높은 상태로 밀어 올릴 수 있다는 계산이다.

이 예에서 10nm는 지정한 무산란 이동 거리다. 모든 캐리어가 실제로 그만큼 충돌 없이 움직이거나 1eV를 갖는다는 뜻이 아니다. 얻는 에너지를 평균 에너지나 결합 파괴 확률로 바로 바꿀 수도 없다. 실제로는 산란과 에너지 분포의 꼬리, 이동 방향과 주입 위치까지 필요하다. 전압 강하를 넘는 에너지가 저절로 생기는 모델도 아니다.

온도를 낮추면 항상 좋아질까

온도는 여전히 중요하다. 산란과 에너지 손실, 결함 반응의 속도에 영향을 주기 때문이다. 그러나 모든 핫캐리어 경로에서 온도가 낮을수록 손상이 같은 비율로 줄어든다는 보편 법칙은 없다. 격자 온도를 낮추는 효과와 국소 전계에서 높은 에너지의 캐리어가 생기는 효과를 함께 평가해야 한다.

또 전류가 크다는 것과 손상에 기여하는 고에너지 캐리어가 많다는 것도 동일하지 않다. 전류는 전체 캐리어 흐름의 결과이고 열화는 그중 특정 위치에서 특정 경로를 거친 성분에 민감할 수 있다. 드레인과 게이트의 바이어스를 바꾸면 국소 전계와 절연막 방향의 힘이 함께 바뀐다.

시험에서는 전압과 온도를 기록하는 데 더해 어떤 전기적 특성의 변화를 고장 기준으로 삼는지 정해야 한다. 같은 스트레스 뒤에도 문턱 이동과 이동도, 직렬 저항의 변화가 전류에 서로 다르게 보일 수 있다. 읽는 바이어스와 측정 지연을 맞추지 않으면 비교에 다른 변화가 섞인다.

핫캐리어 열화의 이해는 ‘뜨거운 칩’에서 ‘전계가 만든 비평형 캐리어’로 관점을 옮기는 데서 시작한다. 냉각 여부만으로 안전을 판단하지 않고 국소 전계, 캐리어 에너지와 주입 경로, 직접 관찰한 특성 변화를 연결해야 해당 동작 조건의 열화 위험을 설명할 수 있다.