DRAM 수신 기준 전압을 중간값으로 고정하면 놓치는 것

디지털 입력은 0과 1이니 수신 기준을 supply의 절반에 두면 자연스러울 것 같다. DDR4 write 수신에서는 채널 손실과 종단 조건 때문에 DRAM pin에 보이는 high와 low가 그렇게 대칭적이지 않을 수 있다. VREFDQ Training은 nominal midpoint를 외우는 일이 아니라 실제 수신 창에서 기준 전압과 sampling 시간의 여유를 찾는 일이다.

DRAM은 DQ 전압을 내부 VREFDQ와 비교해 write bit를 판별한다. VREFDQ가 너무 높으면 high를 놓치기 쉽고 너무 낮으면 low를 high로 오인하기 쉽다. sampling 시각이 좋더라도 기준이 틀리면 voltage margin이 작아진다. 반대로 기준이 좋아도 edge 가까운 sampling은 timing margin이 부족하다.

Alliance DDR4 데이터시트 64~66쪽의 DQ VREF Training은 MR6으로 range와 값을 설정하고, 각 변경 뒤 안정 시간을 지키며 write/read pass·fail을 조사하는 절차를 설명한다. code를 바꾼 직후의 측정과 안정된 기준에서의 측정은 같은 조건이 아니다.

반쪽 supply와 수신 eye 중앙이 다른 예

공급전압이 1.2V인 가상 interface에서 sampling 순간 high의 낮은 경계가 0.88V, low의 높은 경계가 0.36V라고 놓자. 잡음 분포의 끝점이나 제품 정격이 아니라 두 여유를 비교하는 설명용 조건이다.

VREF=0.60V이면 high margin은 0.28V, low margin은 0.24V다. 0.62V로 옮기면 각각 0.26V가 된다. 두 경계를 같은 중요도로 평가하는 단순 모델에서는 0.62V가 작은 쪽 margin을 0.24→0.26V로 늘린다. VDD/2가 틀렸다는 일반 주장 대신 실제 경계가 비대칭이면 최적 기준도 이동할 수 있음을 보여 준다.

실제 training은 한 sampling 시각의 amplitude 두 개만 비교하지 않는다. 기준 전압을 여러 code로 움직이고 각 code에서 delay를 바꿔 pass 영역을 찾는다. voltage와 time의 두 차원을 함께 봐야 넓은 수신 창인지, 특정 한 점만 통과한 것인지 알 수 있다.

pass 점 하나가 안전한 창을 뜻하지 않는다

어떤 code에서 한 번 오류가 없었다고 그 code가 최적인 것은 아니다. 테스트 pattern과 길이가 작으면 rare error가 관측되지 않을 수 있다. VREF의 양옆 경계와 timing의 앞뒤 경계를 찾아 최악 조건에서 남는 여유를 비교하는 쪽이 의미가 크다.

가상으로 기준 A의 timing pass 폭은 280ps, B는 320ps지만 B의 voltage pass 범위가 좁다고 하자. timing 폭 하나만 최대화하면 온도나 supply 변화에 취약한 점을 고를 수 있다. 어느 축에 여유를 더 둘지는 실제 변화량과 수신기 조건에 따라 정해야 한다. 단순히 pass 점들의 평균 좌표를 쓰는 정책도 비대칭 창에는 충분하지 않을 수 있다.

내부 write 기준과 controller read 기준을 구별하기

MR6 VREFDQ는 DRAM이 write 데이터를 받는 기준이다. controller가 read DQ를 받는 기준 조절은 controller PHY 쪽 기능이다. 같은 VREF training이라는 말을 사용해도 어느 수신기인지 다르다. write pass 여부를 readback으로 확인할 때 read 경로가 불안정하면 write 기준의 불량처럼 보일 수 있으므로, 측정 경로 자체의 신뢰성을 확보해야 한다.

또한 code step은 무한히 작지 않다. 이 문서는 VREF step 크기와 tolerance, 변경의 settling을 별도 항목으로 규정한다. code와 실제 전압의 관계가 이상적으로 선형이라는 가정도 검토해야 한다. 여러 DRAM을 한 설정으로 제어하는 구조인지, 장치별 조절을 지원하는지에 따라 선택 가능한 최적점이 달라진다.

VREFDQ Training의 좋은 결과는 supply 절반에 가장 가까운 code가 아니라 실제 수신 창의 경계에서 충분히 떨어진 설정이다. 먼저 write 수신기와 검증 경로를 구분하고, settling을 지킨 뒤 voltage·time pass 영역을 측정하자. 디지털 값의 신뢰성은 high와 low의 이름보다 그 사이에서 남는 아날로그 여유가 결정한다.