half-bridge dead time을 줄일 때 손실과 단락 위험이 만나는 지점
half-bridge의 두 gate waveform 사이에 빈 시간을 두면 에너지가 낭비되는 것처럼 보인다. Dead Time은 high-side와 low-side가 동시에 켜져 입력을 단락시키는 일을 피하기 위한 구간이다. 그 시간을 줄이면 손실을 낮출 수 있지만, 실제 switch가 꺼진 순간까지 확인하지 않으면 반대 결과가 생길 수 있다.
두 gate가 low여도 current는 사라지지 않는다
positive current가 switch node에서 output으로 흐르는 buck을 보자. high-side를 끈 뒤 low-side를 켜기 전에도 inductor current는 순간적으로 0이 될 수 없다. 이 current는 low-side MOSFET의 body diode 등의 freewheel 경로를 사용한다. 두 switch의 channel이 모두 off인 구간에도 에너지 전달과 손실은 계속된다.
body diode의 forward drop은 켜진 MOSFET channel의 resistive drop과 다르다. dead time이 너무 길면 diode로 흐르는 시간과 관련 loss가 늘 수 있다. 다음 전환에서의 reverse recovery도 별도로 고려해야 한다. LM5146은 adaptive dead-time 제어의 목적을 동시 conduction 방지와 body-diode conduction·reverse-recovery loss 감소로 설명한다. LM5146 Rev A, 23쪽 8.3.9 Gate Drivers
diode가 흐르는 시간의 power를 세어 본다
계산용 buck의 load current를 5A, diode drop을 0.8V, fsw를 500kHz로 정하자. 한 switching period에 두 번의 dead interval이 있으며, 각 interval 전체에서 positive current 5A가 같은 diode를 통해 흐른다고 단순화한다. 실제 node의 capacitance가 충전되는 초기 구간과 current ripple은 제외한 모델이다.
각각의 유효 diode conduction 시간이 50ns이면 한 번의 energy는 0.8×5×50ns=200nJ다. 두 번을 합쳐 frequency를 곱하면 average power는 0.2W다. 각 시간이 20ns로 줄면 같은 계산의 power는 0.08W다.
0.12W 차이는 해당 diode 구간에서 소모하는 energy의 비교다. dead time을 줄인 모든 설계에서 전체 power가 그만큼 줄었다는 측정 결과는 아니다. channel conduction으로 바뀐 구간의 저항 손실과 다른 switching loss도 남는다. negative current나 zero-current 운전에서는 diode의 경로와 conduction 시간부터 다시 정해야 한다.
command 간격과 실제 빈 시간은 다를 수 있다
가상의 timing에서 high-side off command를 t=0에 보낸다고 하자. driver와 gate 방전 뒤 high-side channel이 실제로 off가 되는 시간은 50ns다. low-side on command는 Dcmd 뒤에 보내며, 그 command부터 실제 conduction까지는 30ns가 걸린다고 정한다.
두 channel이 모두 off인 유효 간격은 Dcmd+30ns−50ns다. command 간격이 50ns이면 30ns의 빈 시간이 생긴다. 20ns이면 이 모델의 간격은 0이다. 10ns로 더 줄이면 low-side가 40ns에 켜져 high-side가 꺼질 때까지 10ns의 overlap이 생긴다.
overlap에서는 두 channel을 통해 DC bus에서 return으로 낮은 impedance 경로가 생길 수 있다. inductor에 원래 흐르던 load current만으로 그 current를 제한한다고 생각해서는 안 된다. 실제 peak는 loop inductance·resistance와 MOSFET의 transition에 의존하므로 이 시간 예시로 short current의 정확한 크기를 주장하지 않는다.
driver가 무엇을 보장하는지부터 확인한다
모든 half-bridge driver가 잘못된 input 조합을 자동으로 막는 것은 아니다. LM5109B-Q1의 정상 logic 표에서는 HI·LI가 모두 high일 때 HO·LO도 각각의 reference에 대해 high다. 이 driver를 쓴다는 사실만으로 command overlap 방지가 자동으로 생기지 않는다. LM5109B-Q1 Rev A, 10쪽 Table 3
controller의 interlock이나 adaptive dead time이 있어도 실제 MOSFET gate와 drain current의 조건을 확인한다. input에서 본 간격, driver output의 간격, 실제 channel conduction의 간격은 측정 기준이 다르다. gate resistance·온도·bias와 서로 다른 소자의 turn-on·turn-off 속도도 시간 budget을 바꾼다.
긴 dead time이 항상 안전을 강화하는 것도 아니다. diode conduction과 reverse recovery, switch-node ringing이 커질 수 있고, 아주 짧은 pulse에서는 유효 duty도 달라진다. 손실을 비교할 때는 같은 load와 실제 conduction 구간을 사용해야 한다.
dead time의 목표는 빈 시간을 최대한 크게 만드는 것도, 파형의 간격을 0으로 만드는 것도 아니다. 필요한 모든 corner에서 overlap을 피하면서 불필요한 diode conduction을 줄이는 것이다. command 시간과 실제 switch 시간을 연결하고 그 구간의 energy를 계산하면 두 목표가 만나는 범위를 찾을 수 있다.