op amp 출력에 작은 저항을 넣으면 capacitor drive가 안정되는 이유

op amp output과 큰 capacitor 사이에 작은 resistor를 넣자 ringing이 줄었다. 하지만 load voltage가 원하는 값보다 조금 낮아진다. Capacitive Load Isolation은 부하를 feedback에서 덜 보이게 만드는 이점과 series voltage drop의 비용을 함께 갖는다.

capacitive load는 op amp의 유한한 output impedance와 만나 추가 phase lag를 만들 수 있다. isolation resistor Riso는 output pin과 load node 사이에 놓인다. feedback을 어느 node에서 가져오는지에 따라 loop가 보는 경로와 DC accuracy가 달라진다.

ADI의 capacitive loading 설명은 output pin에서 feedback을 가져오는 out-of-loop 방식과, load 쪽의 DC voltage를 감지하면서 고주파 feedback 경로를 추가한 in-the-loop 보상을 구분한다. 외부 resistor 하나의 위치를 바꾸는 것만으로 모든 조건에서 같은 안정성을 얻는 것은 아니다.

가상 출력 모델에서 내부 source와 output pin 사이 resistance를 Ro, pin과 capacitor 사이를 Riso라고 하자. load는 CL뿐이고 feedback은 pin에서 가져온다. 내부 source에서 feedback pin까지의 전달은 [1+sRisoCL]/[1+s(Ro+Riso)CL]이다. capacitor 때문에 생긴 pole 뒤에 zero가 이어져 고주파 phase lag를 줄일 수 있는 경로다.

Ro=25 Ω, Riso=50 Ω, CL=10 nF라고 지정하면 pole은 약 212 kHz, zero는 약 318 kHz다. 이 모델은 frequency에 관계없이 Ro가 일정한 가상 회로다. 실제 open-loop output impedance와 amplifier response는 더 복잡하며, 이 두 숫자만으로 실제 phase margin을 보장할 수 없다.

DC 비용을 따로 보자. follower가 output pin을 정확히 2.5 V로 유지하고, Riso=50 Ω 뒤에 RL=1 kΩ를 0 V로 연결한 이상적 회로를 놓는다. capacitor는 DC에서 open이다. load voltage는 2.5 V×1000/(1000+50) ≈ 2.381 V다. feedback이 pin만 보기 때문에 약 119 mV의 load 오차를 바로잡지 않는다.

feedback을 load node에서 가져와 그곳을 정확히 2.5 V로 유지할 수 있다면 current는 2.5 mA다. output pin은 resistor drop 125 mV를 더한 2.625 V까지 올라가야 한다. 충분한 loop gain·headroom과 정상 동작을 가정한 DC 계산이다. 정확도 비용이 사라진 대신 output pin의 swing 요구는 더 커진다.

load node를 감지하면 Riso와 capacitor의 지연도 feedback 경로 안에 들어온다. DC 오차를 없앤다는 이유로 그대로 연결하면 phase lag가 안정성을 나쁘게 할 수 있다. 공식 문서의 in-the-loop 방식은 capacitor로 local high-frequency feedback을 제공하는 등 별도의 보상을 포함한다.

current step의 응답도 구분한다. DC resistor load가 없는 별도 가상 모델에서 pin voltage는 고정되고, load node에 10 nF와 Riso=50 Ω가 있다. 그 node에서 추가로 1 mA를 빼내는 step이 들어오면 voltage 변화는 −50 mV×[1−exp(−t/0.5 μs)]다. capacitor 때문에 node voltage가 순간적으로 50 mV 뛰는 것이 아니다.

이 모델의 초기 감소 기울기 크기는 0.1 V/μs이며, 최종 감소는 50 mV다. load를 feedback 안에 두었다면 실제 controller의 응답이 이 droop를 보정하지만, 그 transient를 위의 고정 pin 식과 동일하게 계산할 수는 없다. loop bandwidth·current·headroom의 조건이 필요하다.

Capacitive Load Isolation의 판단 기준은 저항을 추가한 뒤 파형이 매끈해졌는지에만 있지 않다. 어느 node를 regulation하는지, load에 얼마의 DC drop과 transient가 남는지, 보상한 loop가 안정적인지 함께 확인한다. 그 구분으로 필요한 drive와 accuracy를 유지하는 회로를 고를 수 있다.