package 공통 source 경로가 gate drive를 흔드는 이유

driver 출력에서 gate 전압은 잘 올라갔는데 MOSFET 전류의 상승은 예상보다 느리다. probe를 ground 기준으로 연결해 gate만 보면 이 차이가 설명되지 않을 수 있다. MOSFET이 반응하는 것은 gate의 절대 전압이 아니라 die의 source를 기준으로 한 gate-source 전압이다. Common Source Inductance는 그 기준점을 전력 전류와 함께 움직인다.

전류는 drain에서 channel을 거쳐 source로 빠져나간다. source bond wire와 lead, PCB 연결에는 inductance가 있다. gate driver의 return이 그 전력 경로 바깥에 연결되면, 일부 source 구간을 전력 전류와 gate drive 기준 경로가 공유한다. 이 공통 구간의 전압이 driver가 의도한 gate-source 전압에 들어간다.

Infineon의 TO-247 4pin 분석 1·2절은 source inductance에 생기는 L·di/dt 전압이 drive를 거스르는 feedback을 설명한다. 별도 source sense 연결로 driver 기준을 잡으면 해당 전력 경로를 gate loop에서 제외할 수 있다. 다만 driver 출력 기준과 외부 ground 사이의 전압 이동도 처리해야 한다. inductance를 줄이는 일과 driver의 기준 전압 문제는 함께 검토한다.

가상 low-side 회로의 부호를 정해 보자. 전력 전류 i는 die source에서 바깥 power ground로 나가는 방향을 양수로 둔다. 공통 source inductance Ls는 3 nH, driver return과 외부 power ground는 같은 0 V라고 정한다. 저항과 gate lead의 추가 전압은 우선 무시한다.

이 정의에서 Vsource_die − Vground = Ls·di/dt이고, gate가 driver 출력과 같다면 Vgs_die = Vdrive − Ls·di/dt다. 전류가 10 ns 동안 20 A 증가하는 순간을 지정하면 기울기는 2 A/ns다. source die는 ground보다 6 V 높아지고, drive가 10 V여도 순간 die의 Vgs는 4 V다.

10 V라는 gate-to-ground 측정은 맞으면서도 MOSFET이 느끼는 10 V라는 해석은 틀릴 수 있다. 이 숫자는 지정한 전류 기울기의 순간 전압을 계산한 것이다. 실제 회로에서 source feedback으로 Vgs가 줄면 전류 기울기도 다시 변한다. 따라서 이 계산만으로 실제 파형이 20 A를 정확히 10 ns에 올린다고 예측하거나, 어떤 소자의 switching 시간을 확정할 수는 없다.

감소하는 전류에서는 부호가 뒤집힌다. 같은 회로에서 di/dt를 −2 A/ns, drive를 0 V라고 지정하면 die source는 −6 V, die Vgs는 +6 V다. driver는 낮게 내렸어도 source 기준에서 gate가 상대적으로 높아지는 방향이다. turn-off를 거스르는 효과를 이해하는 순간 관계이며, 실제로 반드시 재도통한다는 판정은 아니다. gate 방전, 외부 commutation, capacitance와 다른 inductance가 전체 파형을 결정한다.

DC 저항을 작게 만드는 것만으로 이 문제를 다루기 어렵다. 일정한 전류에서는 di/dt가 0이어서 이 유도 전압도 0이다. 그러나 같은 경로가 빠른 전류 변화에서는 수 V를 만들 수 있다. 저항 측정에서 좋아 보이는 연결과 빠른 switching에서 좋은 기준 연결을 별도로 확인해야 한다.

Kelvin source를 사용하면 driver return을 전력 전류가 크게 흐르는 source lead와 분리할 수 있다. 하지만 package 밖에서만 source pin 가까이 별도 trace를 붙이면 package 내부의 공통 bond wire까지 자동으로 분리되는 것은 아니다. 전용 source sense 구조가 어디에서 die에 연결되는지와 PCB의 return이 어디에서 다시 합쳐지는지 확인한다.

common source가 줄어도 모든 gate ringing이 사라지는 것은 아니다. gate 자체 loop와 parasitic capacitance가 남고, Kelvin 기준은 외부 ground에 대해 움직일 수 있다. 부품의 Vgs와 driver 허용 조건을 실제 측정점 기준으로 확인해야 한다. 단일 Ls 모델은 그런 전체 과도 응답을 대신하지 않는다.

Common Source Inductance를 조사할 때는 driver ground부터 die source까지 경로를 따라간다. 어느 구간에 전력 전류가 함께 흐르는지 찾고, 그 구간의 전류 기울기와 전압 부호를 계산한다. gate-to-ground 숫자에서 출발해 실제 die Vgs로 시선을 옮기면, 빠른 MOSFET이 package와 layout 때문에 느려지는 이유가 보인다.