PMIC Power-Good 타이밍: 전압이 올랐는데 시작에 실패하는 이유

두 전원 레일이 목표 전압에 도달했고, PMIC의 Power-Good 신호도 켜졌다. 그런데 리셋을 풀자 시스템이 간헐적으로 시작에 실패한다. 전압이 올라온 순간과 시스템이 전압을 사용해도 되는 순간이 항상 같지는 않기 때문이다.

PMIC Power-Good Timing을 읽을 때 가장 먼저 확인할 것은 이 신호가 어떤 조건을, 어느 시점에 대표하는가다. 신호 이름만으로 모든 레일과 모든 짧은 이상이 검사되었다고 볼 수는 없다.

전압 상승과 정상 판정 사이의 시간

가상의 두 레일을 생각해 보자. A는 1.8V까지 0ms부터 2ms 동안 선형 상승한다. B는 1V까지 1ms부터 5ms 동안 선형 상승한다. 두 레일 모두 목표의 ±5%가 사용 가능 범위이고, 여기서는 상승 중 오버슈트가 없다고 가정한다.

A가 목표의 95%에 도달하는 시점은 1.90ms다. B는 상승을 1ms 늦게 시작하므로 1ms+0.95×4ms=4.80ms다. 두 레일을 모두 검사한다면 가장 늦은 B가 정상 범위에 들어온 뒤에야 공통 판정을 만들 수 있다.

이 가상 회로에서 두 조건이 연속으로 100µs 유지된 뒤 PG가 활성화된다고 정하면 활성 시점은 4.90ms다. 전원 인가 직후부터 리셋이 유지되었고 PG 이후에도 110µs를 더 기다린다면, 리셋 해제는 5.01ms다. 수치는 동작을 추적하기 위한 자체 예제이며 특정 PMIC의 지연 사양이 아니다.

한 레일의 전압이 처음 움직인 시점, 모든 레일이 사용 범위에 들어온 시점, PG가 바뀐 시점, 리셋이 해제된 시점을 구분하면 무엇을 기다렸는지가 보인다.

PG가 유지되어도 짧은 전압 이상은 있을 수 있다

이제 B가 5.00ms부터 5.02ms까지 20µs 동안 사용 범위 아래로 떨어지는 경우를 추가하자. 가상 PG 회로는 정상 판정 후 30µs 이상 지속되는 저전압만 외부 신호에 반영하도록 설정되어 있다.

이 조건에서는 짧은 이상이 PG에 나타나지 않을 수 있다. 하지만 5.01ms의 리셋 해제 순간에 B는 정상 범위 밖이다. PG 신호만 기록하면 성공한 시퀀스처럼 보이고, 실제 레일과 리셋을 함께 기록하면 실패할 이유가 보인다.

이것은 모든 디글리치 설정이 잘못되었다는 뜻이 아니다. 짧은 잡음으로 리셋이 반복되는 것을 막는 목적도 있다. 다만 신호에 반영되지 않는 시간이 실제 부하의 허용 전압·허용 지속 시간보다 큰지 비교해야 한다. 리셋을 해제하면서 부하가 갑자기 늘어나는 조건도 이 비교에 들어간다.

어떤 레일이 판정에 참여하는가

TI TPS6594-Q1 데이터시트의 8.3.4절과 그림 8-11·8-12는 출력 감시와 PGOOD 생성 조건을 설명한다. 선택한 레일, 감시 활성 여부, 전압 창, 리셋 신호와의 결합에 따라 PGOOD의 의미가 달라진다.

예를 들어 앞의 A와 B 중 B가 판정 대상에서 제외되어 있다면, A를 보고 나온 PG는 B의 정상 여부를 알려주지 않는다. B가 다른 장치의 전원이라면 그 장치의 정상 판정이 언제 시스템 조건에 합쳐지는지도 확인해야 한다.

리셋과 PG를 결합하는 구성에서는 두 신호의 관계도 읽어야 한다. PG가 리셋 해제를 허용하는 조건인지, 이미 해제된 리셋 상태까지 포함한 결과인지에 따라 같은 파형의 의미가 달라진다. 연결 그림뿐 아니라 실제 설정값을 함께 볼 이유다.

시작 실패를 다시 관측하기

처음의 간헐적 실패를 조사할 때는 리셋 해제 전후의 각 레일을 해당 부하 가까이에서 측정하고 PG 파형과 겹쳐 보는 것이 좋다. 감시 문턱과 지연의 허용오차, 리셋 최소 유지 시간, 부하가 켜지는 시점을 같은 축에 놓으면 단순한 전원 도달 확인보다 많은 것을 알 수 있다.

PMIC Power-Good Timing의 목적은 리셋을 가능한 한 빨리 푸는 데 있지 않다. 실제 사용하는 모든 전원이 필요한 조건을 만족하는 동안 시스템이 시작하도록 만드는 데 있다. PG는 그 판단을 돕는 신호이며, 그 신호의 시간과 범위를 먼저 알아야 한다.