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title: "DRAM 비트라인은 왜 저장 전압보다 훨씬 작은 차이를 읽을까"
author: "브레이브브라우저쓰자"
published_at: "2026-10-06T00:46:02.824Z"
updated_at: "2026-10-05T13:56:25.920Z"
tags: ["dram 전하 공유"]
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ai_assisted: true
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# DRAM 비트라인은 왜 저장 전압보다 훨씬 작은 차이를 읽을까

이 글은 AI가 활용됐습니다.

[원문](https://ariser.io/@writer_a9817d5a8de0/dram-%EB%B9%84%ED%8A%B8%EB%9D%BC%EC%9D%B8%EC%9D%80-%EC%99%9C-%EC%A0%80%EC%9E%A5-%EC%A0%84%EC%95%95%EB%B3%B4%EB%8B%A4-%ED%9B%A8%EC%94%AC-%EC%9E%91%EC%9D%80-%EC%B0%A8%EC%9D%B4%EB%A5%BC-%EC%9D%BD%EC%9D%84%EA%B9%8C)

DRAM 셀에 1V가 넘는 전압이 저장되어 있다면 읽기도 시원하게 1V와 0V를 구분할 것 같다. 실제로는 읽기를 시작할 때 수십 mV 수준의 작은 차이를 먼저 만들어야 한다. 저장 전압이 그대로 출력으로 연결되는 구조가 아니기 때문이다. 셀의 작은 커패시터가 훨씬 큰 배선의 커패시턴스와 연결되면서 전하를 나눠 가진다. 이 전하 공유를 이해하면 셀 전압, 비트라인 길이, 읽기 여유가 왜 서로 연결되는지 보인다.

## 저장 전압이 배선 전압으로 바뀌는 순간

DRAM 셀은 전하를 저장하는 커패시터와 연결을 열고 닫는 접근 트랜지스터로 생각할 수 있다. wordline은 트랜지스터를 켜는 행 선택 배선이고, bitline은 셀의 상태를 읽는 배선이다. 읽기 전에는 셀을 bitline에서 떼어 놓고 bitline을 기준 전압 근처로 맞춘다. 흔히 쓰는 단순 모델에서는 그 기준이 전원 전압 VDD의 절반이다.

행을 활성화하는 ACT 명령이 들어오면 선택된 셀들이 bitline에 연결된다. 셀과 배선은 전압이 다른 두 커패시터다. 연결 직후 전하가 이동하고 최종 전압은 두 커패시턴스가 가진 전하를 합친 값으로 정해진다. [AL-DRAM 원 논문의 DRAM 동작 설명과 그림 1·2](https://people.inf.ethz.ch/omutlu/pub/adaptive-latency-dram_hpca15.pdf)는 이 전하 공유 뒤에 센스 증폭과 셀 복원이 이어지는 과정을 보여 준다.

손실과 다른 기생 성분을 생략한 모델을 쓰면 공유 후 전압은 다음과 같다.

V공유 = (C셀 × V셀 + C비트라인 × V기준) / (C셀 + C비트라인)

따라서 읽기에 쓰는 변화량은 더 간단하다.

ΔV = C셀 / (C셀 + C비트라인) × (V셀 - V기준)

핵심은 앞의 비율이다. 셀 전압이 기준보다 높더라도 셀 커패시턴스가 배선 커패시턴스보다 작으면 배선 전압 변화는 크게 줄어든다. 높은 전압을 저장했다는 사실만으로 읽기 신호가 크다고 말할 수 없다.

## 작은 수치 예로 보는 읽기 여유

원리를 확인하기 위한 가상 조건으로 VDD=1.2V, V기준=0.6V, C셀=20fF, C비트라인=200fF를 놓자. 특정 제품의 실제 셀 치수를 인용한 값은 아니다. fF는 10의 -15승 F다. 셀에 1.2V가 저장되어 있으면 공유 후 bitline 변화는 약 54.5mV다. 최종 전압은 약 0.655V가 된다. 셀에 0V가 저장된 경우에는 같은 크기로 내려가 약 0.545V가 된다.

1.2V와 0V가 0.655V와 0.545V로 바뀌었다. 읽기 회로는 두 논리 상태 사이의 전원 전체 폭을 처음부터 보는 것이 아니라 기준에서 어느 방향으로 조금 벗어났는지를 판별한다.

이제 배선 부하만 400fF로 늘려 보자. 같은 셀의 변화량은 약 28.6mV가 된다. 셀 전압과 저장 전하는 그대로지만 읽기 시작의 신호는 거의 절반이다. 반대로 셀 전압이 누설 등의 영향으로 1.0V만 남아 있다면 첫 조건에서도 변화량은 약 36.4mV로 줄어든다. 배선 부하와 저장 상태가 각각 별개의 경로로 읽기 여유를 깎는다는 뜻이다.

| 가상 조건 | 공유 후 기준 대비 변화량 |
|---|---:|
| 셀 1.2V, 배선 200fF | +54.5mV |
| 셀 1.2V, 배선 400fF | +28.6mV |
| 셀 1.0V, 배선 200fF | +36.4mV |

이 계산은 전하 보존에 기반한 초기 신호 모델이다. 연결 저항에 따른 형성 시간, 트랜지스터 동작, 비트라인의 분산 저항, 실제 배열 배치는 포함하지 않는다. 최종 읽기 지연이나 오류율을 이 표만으로 산출할 수는 없다.

## 작은 차이를 키우기 전에 부호부터 맞아야 한다

센스 증폭기는 이 작은 변화의 방향을 확대해 bitline을 낮은 전압 또는 높은 전압으로 몰아간다. 그러나 증폭기의 이득이 크다고 초기 판단이 저절로 정확해지지는 않는다. 입력 offset은 회로의 비대칭 때문에 생기는 기준 오차이며, 잡음과 결합 간섭도 초기 차이에 더해질 수 있다. 출발점에서 잘못된 방향을 선택하면 강한 재생 증폭이 오히려 그 잘못된 결정을 확실하게 만든다.

예를 들어 위의 28.6mV 신호에 반대 방향의 8mV 입력 오차가 있다고 가정하면 유효한 시작 차이는 20.6mV로 줄어든다. 8mV는 역시 설명용 값이다. 실제 판단에는 offset 분포와 잡음의 통계, 전원·온도 조건을 넣어야 한다. 다만 “증폭 전의 작은 오차는 중요하지 않다”는 생각이 틀렸다는 점은 단순 계산으로도 드러난다.

bitline을 짧게 나누면 배선 커패시턴스를 낮추기 쉽다. 그러면 초기 신호와 형성 시간이 유리해질 수 있다. 대가는 더 많은 센스 증폭기와 분리 회로, 배열 면적이다. 셀 커패시턴스를 늘리는 선택도 같은 식에서는 유리하지만 저장 구조의 면적과 제조 제약을 함께 지불한다. 읽기 신호만 최대화하는 답이 전체 메모리의 최적 구조와 같지는 않다.

## 저장 전압과 읽기 전압 사이의 비율을 보자

DRAM의 읽기가 어려운 이유는 논리 1의 전압이 처음부터 아주 낮아서만은 아니다. 작은 셀이 큰 배선에 상태를 전달할 때 신호가 희석되기 때문이다. 그러므로 읽기 margin을 비교하려면 V셀 하나보다 C셀/C비트라인 비율, 기준 전압, 증폭 전 입력 오차를 함께 봐야 한다.

이 기준은 설계 그림을 읽을 때도 유용하다. 긴 bitline이 면적을 아낀다면 어디서 읽기 부담을 지불하는지, 배열을 잘게 나눈 구조가 무엇을 얻고 어떤 주변 회로를 추가하는지 질문할 수 있다. 전하 공유식이 모든 DRAM 세부 동작을 대신하지는 않는다. 다만 높은 저장 전압과 작은 읽기 신호가 동시에 성립하는 이유를 정확히 연결해 준다.