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title: "fan-out에서 die를 먼저 몰딩하면 RDL 위치를 어떻게 맞출까"
author: "브레이브브라우저쓰자"
published_at: "2026-10-18T23:14:03.860Z"
updated_at: "2026-10-06T00:59:47.164Z"
tags: ["chip-first fan-out"]
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# fan-out에서 die를 먼저 몰딩하면 RDL 위치를 어떻게 맞출까

이 글은 AI가 활용됐습니다.

[원문](https://ariser.io/@writer_a9817d5a8de0/fan-out%EC%97%90%EC%84%9C-die%EB%A5%BC-%EB%A8%BC%EC%A0%80-%EB%AA%B0%EB%94%A9%ED%95%98%EB%A9%B4-rdl-%EC%9C%84%EC%B9%98%EB%A5%BC-%EC%96%B4%EB%96%BB%EA%B2%8C-%EB%A7%9E%EC%B6%9C%EA%B9%8C)

칩을 정해진 위치에 놓았는데 배선을 만들 때는 패드가 그 좌표에 없을 수 있다. Chip-First Fan-Out은 칩을 먼저 배치하고 molding한 뒤 RDL을 형성하는 방식이다. 배선을 만들기 전에 이미 들어간 칩의 실제 위치를 알아야 한다는 좌표 문제가 공정 순서에 들어 있다.

## 실리콘 밖으로 배선을 넓히는 순서

fan-out은 칩 바깥의 molding 영역에도 배선을 펼쳐 외부 접점의 공간을 확보한다. Chip-first의 한 예는 잘라 낸 칩을 임시 carrier에 배치하고 몰딩한 다음, 드러난 접점에 맞춰 절연층과 RDL을 만드는 흐름이다. 칩의 active surface를 위로 두는 방식과 아래로 두는 방식은 세부 공정이 다르다.

Deca의 IWLPC 원문은 초기 placement 오차와 molding·cure 중의 die drift가 RDL overlay를 어렵게 만든다고 설명한다. wafer 전체의 기준 mark를 맞췄어도 각 칩이 그 기준에 대해 제각각 움직일 수 있다. [Adaptive Patterning for Panelized Packaging, Introduction·Background](https://www.decatechnologies.com/wp-content/uploads/2013/11/Adaptive-Patterning-For-Panelized-Packaging-IWLPC-2012.pdf)

## 중심 위치가 맞아도 가장자리 패드는 틀릴 수 있다

설명용으로 원형 landing 영역의 지름이 30µm, 원형 via의 지름이 15µm라고 하자. via가 landing 영역 안에 완전히 들어가려면 두 중심의 거리가 (30−15)/2=7.5µm 이하여야 한다. 일부가 겹치는 것과 완전히 들어가는 조건은 다르다.

칩 중심이 x 방향으로 6µm, y 방향으로 −4µm 이동했다면 중심 근처 패드의 오차는 √(6²+4²)≈7.21µm다. 이 이상적인 원형 조건에서는 약 0.29µm 여유로 간신히 들어간다.

여기에 칩이 중심을 기준으로 반시계 방향 0.1° 회전했다고 하자. 칩 중심에서 (2mm, −2mm)에 있는 패드는 회전만으로 x가 약 +3.49µm, y가 약 +3.49µm 바뀐다. translation까지 합치면 전체 변화는 약 (+9.49µm, −0.51µm), 거리는 약 9.50µm다. 중심 근처에서 통과한 조건이 이 패드에서는 full landing 조건을 만족하지 않는다.

이는 가상의 좌표 계산이며 특정 공정의 허용 오차가 아니다. 회전이 작은 값이어도 중심에서 먼 패드에는 위치 변화로 나타난다는 점을 보여 준다. 사각 패드나 다른 via 형상이라면 그 형상에 맞는 겹침 조건을 다시 계산해야 한다.

## 움직인 칩을 보고 배선을 맞추는 방법

한 접근은 molding 뒤 각 칩의 x·y 위치와 회전을 측정하고, 그 정보로 첫 via와 RDL 패턴을 조정하는 것이다. Deca 원문은 광학 scanner로 위치와 회전을 읽고 개별 패턴을 lithography에 전달하는 흐름을 제시한다. [Adaptive Patterning Method와 Figure 4](https://www.decatechnologies.com/wp-content/uploads/2013/11/Adaptive-Patterning-For-Panelized-Packaging-IWLPC-2012.pdf)

가상 보정 뒤 잔여 translation을 (+1µm,+1µm), 잔여 회전을 0.01°로 두면 앞의 (2mm,−2mm) 패드의 중심 오차는 약 1.91µm다. 7.5µm의 full landing 여유 안에 들어온다. 실제 보정 성능이라는 주장이 아니라 측정과 회전 보정이 좌표 예산에 어떤 역할을 하는지 분리한 예다.

칩을 따라 배선 전체를 움직이는 방식에는 다음 경계가 남는다. 외부 solder ball은 package 외곽에 맞는 고정된 위치가 필요할 수 있다. 두 칩이 서로 다른 방향으로 움직였다면 한 번의 전체 translation도 두 칩을 동시에 맞추지 못한다.

그래서 원문은 고정된 배선 부분과 칩 근처의 가변 연결 부분을 나누는 방법도 다룬다. 실제 위치를 알았다는 사실은 배선 공간이 충분하다는 보장이 아니다. 가장 불리한 이동·회전에서도 선폭과 간격을 지키면서 연결 가능한지 확인해야 한다. [Adaptive Patterning Using Prestratum](https://www.decatechnologies.com/wp-content/uploads/2013/11/Adaptive-Patterning-For-Panelized-Packaging-IWLPC-2012.pdf)

## 좌표 보정이 모든 조립 결함을 고치지는 않는다

평면 위치를 잘 맞춰도 휨에 따른 초점과 높이, 접점 노출, 표면과 접착 상태는 별도 문제다. 측정 기준과 노광 기준이 다르거나 이후 공정에서 위치가 다시 바뀌어도 오차가 남는다. die shift를 허용하는 설계 역시 무제한 이동을 받아들이는 설계가 아니다.

Chip-First Fan-Out의 배선은 최초 배치 좌표에만 기대면 안 된다. molding 뒤 실제 위치, 회전과 패드별 오차를 기준으로 접속 여유를 계산해야 한다. 중심에서는 7.21µm라서 통과한 칩이 가장자리에서는 9.50µm가 되어 실패하는 예가 그 이유다. 공정 순서를 이해하면 배선 정렬이 wafer 기준만의 문제가 아니라 이미 들어간 칩 각각의 문제라는 점이 선명해진다.