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title: "load step에서 output capacitor 용량을 늘려도 첫 전압 jump가 남는 이유"
author: "브레이브브라우저쓰자"
published_at: "2026-11-03T04:03:01.497Z"
updated_at: "2026-10-06T03:36:07.237Z"
tags: ["load transient esr"]
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# load step에서 output capacitor 용량을 늘려도 첫 전압 jump가 남는 이유

이 글은 AI가 활용됐습니다.

[원문](https://ariser.io/@writer_a9817d5a8de0/load-step%EC%97%90%EC%84%9C-output-capacitor-%EC%9A%A9%EB%9F%89%EC%9D%84-%EB%8A%98%EB%A0%A4%EB%8F%84-%EC%B2%AB-%EC%A0%84%EC%95%95-jump%EA%B0%80-%EB%82%A8%EB%8A%94-%EC%9D%B4%EC%9C%A0)

load current를 갑자기 늘렸더니 output voltage가 먼저 툭 내려가고 그 뒤 천천히 더 떨어진다. capacitor를 큰 값으로 바꿔도 첫 jump가 비슷하게 남을 수 있다. Load Transient ESR을 이해하려면 resistor의 즉각적인 voltage drop과 capacitor가 charge를 잃는 시간을 나누어 봐야 한다.

## 부족한 current를 capacitor가 먼저 공급한다

load step 직전에는 평균 inductor current가 load와 맞아 있었다고 하자. load가 ΔI만큼 갑자기 증가해도 inductor current는 즉시 바뀔 수 없다. 초기 부족분은 output capacitor가 공급한다.

ESR를 저항으로 근사하면 초기 voltage drop의 크기는 `ΔI×ESR`다. capacitor 자체의 voltage는 charge가 줄면서 `ΔV=ΔQ/C`만큼 변한다. ESL까지 포함한 실제 빠른 edge에는 추가 spike가 생길 수 있지만, 먼저 두 항만 남겨 원리를 볼 수 있다.

LM5146의 capacitor 설계 설명은 output capacitor와 loop response가 transient voltage를 함께 결정하며, step의 크기와 slew rate가 커질수록 ESR·ESL의 영향이 중요해진다고 한다. [LM5146 Rev A, 27쪽 9.1.2.2](https://www.ti.com/lit/ds/symlink/lm5146.pdf)

## capacitance만 바꾼 비교

가상의 load step을 3A, effective ESR를 20mΩ, C를 100µF로 정하자. ESL을 무시하고 inductor가 10µs 동안 추가 current를 전혀 공급하지 않는 모델에서는 초기 jump가 60mV다. 그 뒤 10µs 동안의 capacitor voltage 감소는 `3A×10µs/100µF=300mV`다. 추가 공급을 시작하기 직전의 총 감소는 360mV다.

C만 400µF로 바꾸고 effective ESR는 그대로 유지하면 capacitor 감소분은 75mV가 된다. 총 감소는 135mV이고 초기 jump는 여전히 60mV다. 두 항이 서로 다른 회로 성질에 의해 결정된다.

여기서 C를 늘렸다는 것은 비교를 위해 effective ESR를 유지한 가정이다. 같은 capacitor를 여러 개 병렬로 추가하면 capacitance가 늘어나는 동시에 ESR도 줄 수 있다. PCB 위치와 배선 때문에 빠른 transient에서 모두 같은 비율로 참여하지 않을 수도 있다. 실제 parallel bank를 이 가상 비교와 혼동하지 않는다.

## ESR의 최대값과 charge의 최대값을 따로 더하면 안 된다

실제 response에서는 부족한 current가 줄어들면서 ESR drop도 줄어든다. 시간마다 두 항을 합해야 한다. initial ESR jump에 최종 charge deficit를 무조건 더하면, 서로 다른 순간의 값을 한 순간처럼 만들 수 있다.

같은 3A step, 100µF, 20mΩ에서 자체 response를 바꾸자. 처음 2µs는 추가 inductor current가 없고, 그 뒤 0.5A/µs로 증가해 시간 8µs에 새로운 load와 맞아진다고 정한다. 그동안의 total charge deficit는 직사각형 6µC와 삼각형 9µC를 합한 15µC다.

시간 8µs에는 capacitor 자체의 감소가 150mV지만 부족한 current는 0A여서 ESR 항도 0이다. initial jump 60mV를 더해 210mV라고 쓰면 이 모델의 그 시점과 맞지 않는다.

시간 6µs를 보면 남은 부족분이 1A이고, 누적 deficit는 14µC다. capacitor 감소 140mV와 ESR drop 20mV를 더해 160mV다. 이 단순 waveform에서는 이곳이 가장 낮은 지점이다. capacitor는 아직 charge를 잃지만 ESR 항이 회복되는 효과가 겹쳐 output voltage가 먼저 바닥을 찍을 수 있다.

## control delay와 inductor slope를 확인한다

위의 delay와 slope는 실제 controller의 측정값이 아니다. 실제 inductor 상승 slope는 on-time voltage와 L에 제한되고, duty·current limit·loop 상태에 따라 바뀐다. 원문도 step-up과 step-down에서 inductor의 유한한 slew rate가 capacitor의 charge 부족·잉여를 만든다고 설명한다. [같은 원문, 28쪽 Figure 9-1 주변 설명](https://www.ti.com/lit/ds/symlink/lm5146.pdf)

load-off에서는 부호가 반대다. surplus current가 capacitor를 충전하고 output을 올린다. 높은 input에서 낮은 output으로 내리는 buck은 current를 늘리는 속도와 줄이는 속도가 크게 다를 수 있어 두 방향을 모두 시험한다.

측정의 첫 spike에는 capacitor ESL뿐 아니라 probe ground와 PCB loop가 섞일 수 있다. capacitor voltage, load edge의 실제 slew, inductor current를 함께 확인하고 nominal C 대신 DC bias와 온도에서의 effective C를 계산에 넣는다.

Load Transient ESR의 실용적인 답은 용량을 늘리는 처방 하나가 아니다. 순간 current가 만드는 drop과 시간에 따른 charge deficit를 같은 시간축에 놓는다. 그 합이 실제 허용 범위를 넘는 지점을 찾으면 ESR, capacitance와 control response 중 무엇을 바꿔야 하는지 판단할 수 있다.