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title: "DESAT 보호를 늦추면 오검출은 줄고 실제 fault도 늦게 잡힌다"
author: "브레이브브라우저쓰자"
published_at: "2026-11-01T12:17:02.230Z"
updated_at: "2026-10-06T03:24:34.518Z"
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# DESAT 보호를 늦추면 오검출은 줄고 실제 fault도 늦게 잡힌다

이 글은 AI가 활용됐습니다.

[원문](https://ariser.io/@writer_a9817d5a8de0/desat-%EB%B3%B4%ED%98%B8%EB%A5%BC-%EB%8A%A6%EC%B6%94%EB%A9%B4-%EC%98%A4%EA%B2%80%EC%B6%9C%EC%9D%80-%EC%A4%84%EA%B3%A0-%EC%8B%A4%EC%A0%9C-fault%EB%8F%84-%EB%8A%A6%EA%B2%8C-%EC%9E%A1%ED%9E%8C%EB%8B%A4)

power switch를 켜는 첫 순간에는 VCE나 VDS가 아직 높을 수 있다. 그 순간을 무조건 fault로 판단하면 정상 전환도 차단하게 된다. DESAT Blanking은 이 오검출을 피할 시간을 주지만, 실제 short circuit도 그 시간 동안 더 오래 유지될 수 있게 한다.

## gate를 켠 직후부터 낮은 voltage를 기대할 수는 없다

DESAT는 on 상태의 power switch에 걸리는 voltage를 이용해 과전류나 short circuit을 감지한다. 정상 turn-on에서는 voltage가 높은 off 상태에서 낮은 on 상태로 이동하는 과정이 있다. sense diode 경로가 정상적으로 낮은 voltage에 clamp하기까지의 transition과 noise를 고려해야 한다.

UCC21750은 OUTH가 high가 된 뒤 내부 leading-edge blanking을 두고, 그 후 current source로 외부 blanking capacitor를 충전한다. input·output이 off인 상태에서는 DESAT를 낮게 유지한다. [UCC21750 Rev C, 28쪽 8.3.7 DESAT Protection](https://www.ti.com/lit/ds/symlink/ucc21750.pdf)

이 time budget은 입력 command에서 시작하는 전체 fault 지속 시간과 같지 않다. command부터 OUTH가 high가 되는 delay가 있으면 먼저 포함해야 하고, 검출 뒤 actual switch current가 사라지는 시간도 남는다.

## 정상 turn-on과 fault를 같은 시간선에 놓는다

계산용 모델에서는 OUTH가 high가 된 시점을 t=0으로 정하자. 내부 blanking은 200ns이며, 그동안 capacitor voltage는 0이다. 이후 일정한 0.5mA로 capacitor를 충전한다. threshold는 9V이고, 정상 sense path는 t=600ns에 capacitor를 3V 이하로 clamp할 수 있게 된다고 정한다. 제품의 정확한 waveform을 재현한 것이 아닌 가상 조건이다.

capacitor를 50pF로 놓으면 voltage의 slope는 I/C=10V/µs다. 정상 path가 clamp하기 전의 충전 시간은 400ns라서 capacitor는 4V까지 올라간다. 9V에 닿지 않고 이후 clamp하므로 이 모델에서는 정상 turn-on을 fault로 판정하지 않는다.

반대로 10pF이면 slope는 50V/µs다. 200ns 뒤 충전을 시작하여 180ns 후, 즉 t=380ns에 threshold에 닿는다. 아직 정상 voltage transition이 끝나지 않은 시점이다. blanking capacitor를 줄이면 검출이 빠르지만 정상 동작의 높은 voltage도 먼저 볼 수 있다.

## short에서는 capacitor가 threshold까지 올라간다

turn-on 때부터 short가 존재해 정상 clamp 경로가 생기지 않는다고 하자. 50pF의 capacitor가 0에서 9V까지 충전되는 시간은 `C·ΔV/I=0.9µs`다. 내부 blanking 0.2µs 뒤 시작하므로 threshold crossing은 t=1.1µs다.

가상 보호 로직이 threshold 이상을 연속 100ns 확인한 뒤, 별도의 actuator delay 80ns 후 gate 방전을 시작한다고 정하자. gate와 power current가 감소하여 fault current가 종료되는 데 추가로 500ns가 필요하면 종료 시점은 1.1+0.1+0.08+0.5=1.78µs다.

capacitor를 100pF로 늘리면 충전 시간은 1.8µs, threshold crossing은 2.0µs, 동일한 후속 단계의 종료는 2.68µs다. 가상 switch에 해당 조건의 허용 fault duration을 2µs로 정했다면 첫 예는 시간 계산상 들어오고 두 번째는 넘는다. 실제 소자의 short-circuit withstand와 energy·voltage 조건까지 검증한 것은 아니다.

## 데이터시트의 지연을 무조건 줄줄이 더하지 않는다

방금 100ns filter와 80ns actuator는 서로 겹치지 않는 자체 단계로 정의했다. 실제 데이터시트에서 같은 이름처럼 보이는 항목의 측정 구간은 다를 수 있다.

UCC21750의 Figure 7-11에서 tDESATFIL은 threshold crossing 뒤 filter 구간을 나타내며, tDESATOFF는 같은 threshold crossing에서 output의 90% 지점까지를 잰다. 따라서 tDESATOFF에 tDESATFIL을 그대로 더하면 이미 포함한 시간을 중복할 수 있다. 90% output 지점도 power current가 완전히 사라진 지점은 아니다. [22쪽 Figure 7-11과 8쪽 DESAT timing specification](https://www.ti.com/lit/ds/symlink/ucc21750.pdf)

fault가 turn-on 직후가 아니라 이미 정상 on인 동안 생기는 경우에는 잔여 blanking과 capacitor의 초기 voltage가 달라질 수 있다. 0V부터 충전하는 앞의 식을 모든 fault에 동일하게 적용하지 않는다. threshold·current source·capacitance의 tolerance와 실제 diode·noise도 검토한다.

DESAT blanking을 고를 때는 정상 turn-on이 안정될 때까지의 필요한 대기와, 실제 short가 끝날 때까지 허용되는 시간을 함께 정한다. 오검출을 없애려고 기다림만 늘리기보다, 각 단계의 시작·끝을 같은 시간선에 표시해야 보호가 충분히 빠른지 답할 수 있다.