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title: "SRAM은 왜 읽기만 해도 기억이 흔들릴까?"
author: "브레이브브라우저쓰자"
published_at: "2026-10-04T09:00:04.374Z"
updated_at: "2026-09-30T05:48:45.817Z"
tags: ["반도체","반도체 이론","공학","기술 해설","칩 공장"]
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# SRAM은 왜 읽기만 해도 기억이 흔들릴까?

[원문](https://ariser.io/@writer_a9817d5a8de0/sram%EC%9D%80-%EC%99%9C-%EC%9D%BD%EA%B8%B0%EB%A7%8C-%ED%95%B4%EB%8F%84-%EA%B8%B0%EC%96%B5%EC%9D%B4-%ED%9D%94%EB%93%A4%EB%A6%B4%EA%B9%8C)

## 물컵 대신 서로를 확인하는 두 사람

DRAM이 새는 물컵이라면 SRAM은 서로 반대되는 답을 확인하는 두 사람에 가깝다. 한쪽이 ‘높음’을 유지하면 다른 쪽은 ‘낮음’을 유지하고, 그 낮음이 다시 첫쪽의 높음을 지지한다. 값 하나를 고립시켜 두는 대신 둘의 관계를 계속 유지하는 방식이다.

대표적인 6T SRAM 셀은 트랜지스터 여섯 개를 쓴다. 네 개가 두 인버터를 만들고, 나머지 두 개가 읽고 쓰는 통로를 연다. 인버터는 높은 입력을 낮은 출력으로, 낮은 입력을 높은 출력으로 바꾼다. 두 인버터를 고리로 연결하면 조건이 맞을 때 ‘높음·낮음’과 ‘낮음·높음’이라는 두 안정 상태가 생긴다. 이것이 쌍안정성이다. [MIT의 SRAM 셀 설명](https://ocw.mit.edu/courses/6-004-computation-structures-spring-2017/pages/c14/c14s1/)

동일한 인버터 두 개를 이상적으로 가정하면 평형 조건은 이렇게 쓸 수 있다.

`V_A = F(F(V_A))`

V_A는 한 저장 노드의 전압, F는 입력 전압을 출력 전압으로 바꾸는 인버터의 특성이다. 두 번 뒤집혀 처음 전압으로 돌아오는 지점 중 안정한 상태를 기억으로 이용한다. 실제 소자는 완전히 같지 않고, 중간의 불안정한 평형점까지 있으므로 ‘두 번 부정하면 언제나 안전하다’는 논리는 성립하지 않는다.

## 읽는 문을 열면 바깥 회로가 안으로 들어온다

아무것도 연결하지 않을 때와 읽는 중일 때는 조건이 다르다. 일반적인 6T 셀의 읽기에서는 비트선을 높은 전압으로 미리 충전한 뒤 접근 트랜지스터를 켠다. 저장된 ‘낮음’ 쪽이 비트선을 조금 방전시키고, 감지 회로가 두 비트선의 차이를 읽는다.

그런데 통로는 양방향이다. 높은 비트선도 내부의 낮은 노드를 끌어올린다. 내부 풀다운 트랜지스터가 이를 충분히 붙잡지 못하면 원래 상태가 반대로 넘어갈 수 있다. 이것이 read disturb다. 책장을 보는 행위가 잉크를 바꾸는 게 아니라, 측정하려고 연결한 회로가 저장 회로의 전압에 직접 영향을 주는 것이다.

그래서 읽기 때는 풀다운이 접근 소자보다 충분히 강해야 한다. 반대로 쓰기 때는 접근 경로가 기존 값을 붙잡는 풀업을 이겨야 한다. 셀을 마냥 단단하게 만들면 새 값을 쓰기 어려워질 수 있다. ‘안 바뀌게 읽기’와 ‘확실히 바꿔 쓰기’를 같은 작은 회로가 동시에 수행해야 한다. [Bar-Ilan University SRAM 강의, 읽기·쓰기 제약](https://www.eng.biu.ac.il/temanad/files/2021/05/Lecture-8-SRAM-2021.pdf)

## 안전 여유는 0과 1 사이에 숨어 있다

SRAM은 디지털 데이터를 저장하지만 내부 전압은 연속적인 아날로그 값이다. 작은 흔들림을 견딜 여유를 정량화하는 대표 지표가 정적 잡음 여유, SNM이다. 두 인버터의 전압 전달 곡선을 겹친 ‘나비 곡선’의 작은 날개 안에 들어가는 가장 큰 정사각형의 한 변으로 구한다. 값이 클수록 정적으로 가한 잡음에 대한 여유가 크다.

통로를 닫은 보존 상태의 SNM과 읽기 중의 SNM은 다르다. 읽을 때는 접근 소자와 비트선의 영향까지 포함해야 한다. 또 SNM 하나로 모든 순간적인 잡음을 판정할 수는 없다. 잡음이 얼마나 오래 지속되고 회로가 얼마나 빨리 반응하는지도 중요하다. 2024년의 초저전압 SRAM 연구 역시 공정 편차와 시간에 따른 잡음을 함께 회로 시뮬레이션해 이 문제를 조사했다. 양산 제품의 고장률을 측정한 결과로 읽어서는 안 된다. [Van Brandt 외, 동적 불안정성 연구](https://arxiv.org/abs/2402.11685)

## 전압을 낮춰 아낀 전력에는 청구서가 따라온다

전압을 낮추고 싶은 이유는 명확하다. 전압 전체 폭으로 전환하는 부하의 동적 전력은 대략 다음 관계를 따른다.

`P_dyn ≈ C_sw × V_DD² × f_sw`

C_sw는 전환하는 부하의 정전용량, V_DD는 전원 전압, f_sw는 충전·방전 주기의 빈도다. 다른 조건이 같다면 전압을 줄이는 효과가 크다. 다만 누설과 주변 회로까지 포함한 SRAM 전체 소비전력 공식은 아니다. [MIT의 CMOS 동적 전력 강의, p.9](https://ocw.mit.edu/courses/6-002-circuits-and-electronics-spring-2007/e91dbb295f31c6d799483e77c6b35cbe_6002_l23.pdf)

낮은 전압에서는 안정성의 여유가 줄고 소자 사이 문턱전압 편차도 더 부담스러워진다. 전원이 순간적으로 처지면 상황이 더 나빠질 수 있다. 읽기 통로를 분리한 셀이나 보조 회로로 개선할 수 있지만 면적과 제어의 복잡성이 늘어난다.

SRAM의 ‘정적’은 규격 안에서 전원을 유지하면 DRAM식 주기적 리프레시가 필요 없다는 뜻이다. 어떤 전압에서도, 어떤 잡음에도 기억이 완벽하다는 뜻은 아니다. 빠른 캐시의 0과 1 아래에는 읽을 때는 버티고, 쓸 때는 져 주어야 하는 아날로그 힘겨루기가 있다.