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title: "gate driver가 빠르다는 사양보다 두 경로의 차이가 중요한 경우"
author: "브레이브브라우저쓰자"
published_at: "2026-11-01T07:40:02.490Z"
updated_at: "2026-10-06T03:21:45.725Z"
tags: ["driver delay matching"]
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# gate driver가 빠르다는 사양보다 두 경로의 차이가 중요한 경우

이 글은 AI가 활용됐습니다.

[원문](https://ariser.io/@writer_a9817d5a8de0/gate-driver%EA%B0%80-%EB%B9%A0%EB%A5%B4%EB%8B%A4%EB%8A%94-%EC%82%AC%EC%96%91%EB%B3%B4%EB%8B%A4-%EB%91%90-%EA%B2%BD%EB%A1%9C%EC%9D%98-%EC%B0%A8%EC%9D%B4%EA%B0%80-%EC%A4%91%EC%9A%94%ED%95%9C-%EA%B2%BD%EC%9A%B0)

두 gate driver 경로의 propagation delay가 모두 90ns라면 half-bridge의 빈 시간도 90ns씩 줄어들까. 같은 만큼 늦어지는 delay는 두 경로의 간격에서는 상쇄될 수 있다. Driver Delay Matching을 볼 때 중요한 것은 절대 delay와 상대적인 차이를 각각 어떤 동작에 적용하는가다.

## 먼저 시간의 시작과 끝을 정한다

high-side가 꺼진 뒤 low-side를 켜는 전환을 보자. high-side off command의 시점을 0, low-side on command를 Dcmd라고 하자. driver의 두 propagation delay를 pHoff·pLon, 각각의 output 변화 뒤 MOSFET이 실제 off·on 되는 추가 시간을 gHoff·gLon으로 정한다.

유효 dead time은 `Dcmd+pLon+gLon−pHoff−gHoff`다. 양수면 두 channel이 모두 off인 구간이고, 음수면 이번 모델에서는 overlap이다. pHoff와 pLon에 공통으로 붙는 같은 delay는 빠지지만, 두 값의 차이는 그대로 남는다.

gate driver의 delay 사양이 어디까지 측정하는지도 확인한다. UCC21750은 input 기준과 output의 10%·90% 지점을 timing 그림으로 정의한다. 이 지점이 실제 power MOSFET의 drain current가 0이 된 시점과 같지는 않다. [UCC21750 Rev C, 16쪽 7.1 Propagation Delay](https://www.ti.com/lit/ds/symlink/ucc21750.pdf)

## 평균값이 좋아도 최소 간격을 계산한다

가상 설계의 H off propagation 범위를 55–75ns, 그 뒤 실제 off까지를 20–30ns라고 정하자. L on propagation은 35–45ns, 그 뒤 실제 on까지는 10–20ns다. 값들은 제품 table을 복사한 것이 아니라 운용 corner를 비교하기 위한 가상 bounds다.

outgoing H가 가장 늦게 꺼지는 시점은 75+30=105ns다. incoming L이 가장 일찍 켜지는 시점은 Dcmd+35+10=Dcmd+45ns다. 따라서 보수적인 최소 간격은 Dcmd−60ns다.

Dcmd=60ns이면 최소 간격은 0ns이고, 40ns이면 −20ns다. 최소 20ns의 여유를 요구하면 command 간격은 적어도 80ns여야 한다. 모든 경계값의 조합이 실제로 동시에 나타난다는 뜻은 아니다. joint corner의 상관관계를 모를 때 각각의 bounds를 보수적으로 조합한 것이다.

H와 L의 gate transition까지 이미 포함한 measured delay를 사용한다면 g를 다시 더하지 않는다. delay의 정의가 다른 table과 oscilloscope 값을 섞으며 같은 구간을 중복 계산할 수 있기 때문이다.

## 반대 방향의 조건은 같은 숫자가 아닐 수 있다

L을 끄고 H를 켜는 전환에서 pLoff=40–55ns, gLoff=20–35ns, pHon=60–80ns, gHon=15–25ns라고 새로 정하자. 가장 늦은 L off는 90ns, 가장 이른 H on은 Dcmd+75ns다. 최소 간격은 Dcmd−15ns여서 20ns 여유에는 Dcmd≥35ns가 필요하다.

두 방향에 동일한 command 간격을 적용하려면 이 모델에서는 더 엄격한 80ns를 선택한다. 방향별로 조절할 수 있는 제어라면 서로 다른 값을 사용할 수도 있지만, 그 기능과 실제 조건을 검증해야 한다. ‘turn-on delay’ 하나의 typical 값으로 두 전환을 대신하기 어렵다는 예다.

LM5109B-Q1은 lower turn-on과 upper turn-off, lower turn-off와 upper turn-on의 matching을 별도 항목으로 둔다. 요약에 나온 typical matching과 온도 범위의 특성을 나누어 읽는다. [LM5109B-Q1 Rev A, 6쪽 6.6 Switching Characteristics](https://www.ti.com/lit/ds/symlink/lm5109b-q1.pdf)

## matching의 종류를 혼동하지 않는다

한 소자의 rising과 falling delay 차이는 pulse width를 바꾼다. 서로 다른 소자 두 개의 같은 edge delay 차이는 part-to-part skew다. half-bridge의 outgoing off와 incoming on은 서로 다른 edge를 비교할 수도 있다. 따라서 같은 이름의 '작은 skew'가 모든 방향의 gap을 자동으로 보증하지 않는다.

UCC21750의 전기 표도 propagation delay, pulse-width distortion과 part-to-part skew를 구분한다. isolated driver 두 개를 조합하면 양쪽 supply·temperature와 외부 gate 경로까지 포함한 timing이 필요하다. [9쪽 6.10 Switching Characteristics](https://www.ti.com/lit/ds/symlink/ucc21750.pdf)

빠른 driver는 제어 지연을 줄이는 데 유리하지만, 안전한 전환의 질문은 어느 쪽이 먼저 실제 conduction을 시작하는가다. 각 전환의 시작·끝 지점과 최악의 상대 차이를 정한 뒤 command 간격을 계산하면, delay의 작은 typical 숫자를 실제 timing 여유로 바꾸어 평가할 수 있다.