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title: "절연막을 두껍게 만들면서, 어떻게 전기적으로는 얇게 만들까?"
author: "브레이브브라우저쓰자"
published_at: "2026-10-06T03:00:00.406Z"
updated_at: "2026-09-30T05:53:52.838Z"
tags: ["반도체","반도체 이론","공학","기술 해설","칩 공장"]
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# 절연막을 두껍게 만들면서, 어떻게 전기적으로는 얇게 만들까?

[원문](https://ariser.io/@writer_a9817d5a8de0/%EC%A0%88%EC%97%B0%EB%A7%89%EC%9D%84-%EB%91%90%EA%BB%8D%EA%B2%8C-%EB%A7%8C%EB%93%A4%EB%A9%B4%EC%84%9C-%EC%96%B4%EB%96%BB%EA%B2%8C-%EC%A0%84%EA%B8%B0%EC%A0%81%EC%9C%BC%EB%A1%9C%EB%8A%94-%EC%96%87%EA%B2%8C-%EB%A7%8C%EB%93%A4%EA%B9%8C)

## 사람은 막고, 신호는 잘 전달해야 하는 벽

두 방 사이에 벽이 있다. 한쪽에서 보낸 신호는 반대편에 잘 전달하되, 사람은 넘어가지 못하게 하고 싶다. 트랜지스터의 게이트 절연막에도 비슷한 요구가 걸린다. 게이트 전압은 채널의 전하를 잘 제어해야 하지만, 전자가 절연막을 통과해 계속 새는 것은 막아야 한다.

이때 제어는 전기장으로 이루어진다. 절연막을 가로질러 전류가 많이 흘러야 제어가 잘되는 것은 아니다. 게이트와 채널 사이를 커패시터처럼 보면, 같은 전압 변화로 얼마나 많은 전하를 조절할 수 있는지가 중요해진다. 막을 얇게 하면 이 결합이 강해지지만, 아주 얇은 장벽에는 양자역학적 터널링이라는 통과 경로가 생긴다. [Intel의 high-k·게이트 누설 설명](https://www.intel.com/pressroom/kits/advancedtech/doodle/ref_HiK-MG/high-k.htm)

## 두께 옆에 재료라는 손잡이가 하나 더 있다

균일한 평행판 구조로 단순화한 절연막의 정전용량은 다음과 같다.

`C / A = ε₀ × κ / t`

C는 정전용량, A는 면적, ε₀는 진공 유전율, κ는 재료의 상대유전율, t는 실제 막 두께다. 같은 면적에서 t를 줄이거나 κ를 키우면 정전용량이 커진다. κ는 재료가 전기장에 반응해 분극하는 성질과 관련된다. 전기가 잘 통한다는 뜻이나, 무조건 더 높은 전압을 견딘다는 뜻은 아니다.

이산화규소의 상대유전율은 약 3.9다. 이보다 큰 κ를 가진 high-k 재료를 쓰면 같은 정전용량을 더 두꺼운 막으로 얻을 수 있다. 바로 이 비교를 위해 등가 산화막 두께, EOT를 쓴다. 이상적인 단일 절연층에서는 다음과 같다.

`EOT = t × (3.9 / κ)`

EOT는 같은 단위면적당 정전용량을 내는 이산화규소 막의 두께다. 설명용으로 κ가 20인 재료를 5nm 두께로 만들었다면 EOT는 약 0.98nm다. 현미경으로 본 두께가 1nm라는 뜻은 아니다. 가상의 재료값을 넣은 계산이며 특정 제품의 구조나 유전율을 제시한 것도 아니다. [Chenming Hu, 게이트 절연막과 EOT, 7.4절](https://www.chu.berkeley.edu/wp-content/uploads/2020/01/Chenming-Hu_ch7.pdf#page=13)

## 두꺼운 장벽도 재료를 잘못 고르면 샌다

물리적 두께를 확보하면 전자가 터널링해야 할 거리를 늘릴 수 있다. 그러나 두께만으로 누설을 계산할 수는 없다. 장벽의 에너지 높이, 전자의 유효질량, 가해진 전압과 결함도 관계한다. 실제 high-k 재료는 이산화규소보다 장벽이 낮을 수 있어, 큰 κ와 작은 누설이 저절로 한 쌍이 되지는 않는다.

계면도 문제다. 실리콘과 새 절연막을 바로 붙였을 때 화학 반응이나 결함이 늘면 이동도와 문턱전압, 신뢰성에 부담을 준다. 이를 완화하기 위해 얇은 계면층을 두지만, 그 층 역시 직렬로 연결된 커패시터처럼 전체 정전용량을 제한한다. high-k 층 자체의 EOT가 작아도 전체 적층의 EOT까지 똑같이 작아지는 것은 아니다. [Hu, 계면층·이동도·전하 문제](https://www.chu.berkeley.edu/wp-content/uploads/2020/01/Chenming-Hu_ch7.pdf#page=13)

예를 들어 위의 이상적인 high-k 막에 0.5nm 이산화규소층을 추가하면, 두 절연층만 고려한 전체 EOT는 약 1.48nm가 된다. 원래 얻으려던 정전용량의 이득을 얇은 계면층이 상당 부분 가져갈 수 있다는 계산 예다. 실제 측정에서는 채널 쪽 전하 분포와 전극의 효과도 구별해야 한다.

## 좋은 막 하나보다 좋은 조합이 필요하다

게이트 전극도 함께 바뀌었다. 전통적인 다결정 실리콘 게이트에서는 공핍층이 생겨 전기적으로 추가 두께처럼 작용할 수 있다. 금속 게이트는 이 부담을 줄이지만, 원하는 문턱전압을 얻으려면 전극 재료와 절연막의 조합까지 맞춰야 한다. Intel의 high-k·금속 게이트 설명이 두 재료를 함께 다루는 이유다.

제조 현장에서는 누설이 적고 정전용량이 큰 것에 더해, 열처리 뒤에도 안정해야 하고 얇은 막을 균일하게 만들 수 있어야 한다. NIST 연구진도 대체 절연막의 조건으로 누설, 공정 통합, 성능과 신뢰성을 함께 제시했다. κ가 가장 큰 물질을 고르는 순위표만으로는 해결되지 않는다. [NIST의 high-k 공정 과제](https://www.nist.gov/publications/challenges-high-kappa-gate-dielectrics-future-mos-devices)

게이트 절연막을 통과하는 누설을 줄였다고 소스와 드레인 사이의 모든 꺼짐 전류까지 사라지는 것도 아니다. 흐르는 경로와 원인이 다르다. high-k의 묘미는 두께의 의미를 나눈 데 있다. 전자를 막는 물리적 거리와 전하를 제어하는 전기적 거리를 구분해 설계의 여유를 얻은 것이다.